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mb/ibm/sbp1: Update PCIe port slot number for NIC

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Based on schematic, update slot number for PCIe port used for NIC
controller.

Change-Id: I7a1ead8f7e4588db45303041e60dbfe27ee12ea7
Signed-off-by: Naresh Solanki <naresh.solanki@9elements.com>
Reviewed-on: https://review.coreboot.org/c/coreboot/+/82899
Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
Reviewed-by: Patrick Rudolph <patrick.rudolph@9elements.com>
This commit is contained in:
Naresh Solanki 2024-06-04 15:58:19 +05:30 committed by Lean Sheng Tan
parent 4e5655a756
commit d1459792a6
1 changed files with 8 additions and 8 deletions
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src/mainboard/ibm/sbp1/romstage.c
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@ -70,11 +70,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
CFG_UPD_PCIE_PORT(0, 1, 16), /* 37:07.0 RSSD16 */ CFG_UPD_PCIE_PORT(0, 1, 16), /* 37:07.0 RSSD16 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
/* IOU3 (PE3): array index 25 ~ 32 IIO_BIFURCATE_x4x4x4x4 */ /* IOU3 (PE3): array index 25 ~ 32 IIO_BIFURCATE_x4x4x4x4 */
CFG_UPD_PCIE_PORT(0, 0, 0), /* 48:01.0 - NIC2*/ CFG_UPD_PCIE_PORT(0, 1, 37), /* 48:01.0 - NIC2*/
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(0, 0, 0), /* 48:05.0 - NIC1 */ CFG_UPD_PCIE_PORT(0, 1, 33), /* 48:05.0 - NIC1 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
@ -128,11 +128,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
/* IOU4 (PE4): array index 33 ~ 40 IIO_BIFURCATE_x4x4x4x4 */ /* IOU4 (PE4): array index 33 ~ 40 IIO_BIFURCATE_x4x4x4x4 */
CFG_UPD_PCIE_PORT(0, 0, 0), /* 59:01.0 - NIC2 */ CFG_UPD_PCIE_PORT(0, 1, 38), /* 59:01.0 - NIC2 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(0, 0, 0), /* 59:05.0 - NIC1 */ CFG_UPD_PCIE_PORT(0, 1, 34), /* 59:05.0 - NIC1 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
@ -159,11 +159,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
/* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */ /* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */
CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:01.0 - NIC1 */ CFG_UPD_PCIE_PORT(0, 1, 35), /* 37:01.0 - NIC1 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:05.0 - NIC2 */ CFG_UPD_PCIE_PORT(0, 1, 39), /* 37:05.0 - NIC2 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
@ -208,11 +208,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
/* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */ /* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */
CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:01.0 - NIC1 */ CFG_UPD_PCIE_PORT(0, 1, 36), /* 37:01.0 - NIC1 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:05.0 - NIC2 */ CFG_UPD_PCIE_PORT(0, 1, 40), /* 37:05.0 - NIC2 */
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),
CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0),